三星強調：今年量產GAA晶體管，第二代正在研發

2年前

三星強調：今年量產GAA晶體管，第二代正在研發

來源：本文由半導體行業觀察綜合自網絡信息。

三星電子（Samsung）宣布，計劃於 2022 年下半年开始商業化生產採用全球首創的 GAA（Gate-All-Around）工藝的芯片。與台積電在 5nm 節點上使用的 FinFET 技術相比，新工藝具有晶體管密度優勢，其中台積電具有最大優勢。

在解釋季度業績的電話會議中，三星代工市場战略團隊負責人 Moonsoo Kang 表示，“2022 年上半年，第一代 GAA 工藝量產，3GAE（3nm Gate-All- “Around Early”已經結束，未來我們將繼續按計劃开發第二代GAA工藝“3GAP（3nm Gate-All-Around Plus）”。

3GAE 和 3GAP 是三星給正在开發的新 GAA 工藝的第一代和第二代的名稱。

值得一提的是，三星在去年六月宣布了基於GAA晶體管的芯片的量產。

三星將在 3nm 引入GAA，台積電在2nm？

據報道，3nm 工藝有兩種變體——3GAAE 和 3GAAP——代表早期和加號，這是兩款基於納米片結構的設計，在鰭中具有多個橫向帶狀线。這種納米片設計已被研究機構 IMEC 作爲 FinFET 的後續產品進行了大量討論，並由 IBM 與三星和 Globalfoundries 合作進行了研究。

“將 GAA 結構應用於我們的下一代工藝節點將使我們能夠率先打开一個新的智能互聯世界，同時也加強我們的技術領先地位，”三星執行副總裁兼代工銷售和營銷主管 Charlie Bae 說。

所謂Gate-all-around (GAA) ，有時候被稱作橫向納米线場效應管。這是一個周邊環繞着 gate 的 FinFet 。按照專家的觀點， GAA 晶體管能夠提供比 FinFet 更好的靜電特性，可滿足某些柵極寬度的需求，這主要體現在同等尺寸結構下,GAA溝道控制能力增強,因此給尺寸進一步微縮提供了可能;傳統Finfet的溝道僅三面被柵極包圍,而GAA以納米线溝道設計爲例,溝道的整個外輪廓都被柵極完全包裹住,這就意味着柵極對溝道的控制性能就更好。

三星研究人員將將他們採用全環柵（GAA）晶體管設計的3nm CMOS技術叫做多橋通道（MBC）架構。據介紹，這個由納米片（nanosheets）的水平層制成的溝道完全被柵極結構包圍。

三星聲稱，這種技術具有高度可制造性。因爲它利用了該公司現有的約90％的FinFET制造技術，而只需要少量修改過的光掩模。他們用它構建了一個功能齊全的高密度SRAM宏。他們表示，該工藝具有出色的柵極可控性（65 mV / dec亞閾值擺幅（subthreshold swing）），這比公司的FinFET技術高31％，且因爲納米片通道寬度可通過直接圖案化來改變，這就給設計提供了靈活性。

對台積電而言，Gate-all-around FETs(GAAFET)仍是台積電發展路线圖的一部分。預計該公司在其“後N3”技術(可能是N2)中使用新型晶體管。實際上，該公司處於下一代材料和晶體管結構的探路模式，這些材料和晶體管結構將在未來的許多年中使用。

該公司在最近的年度報告中說：“對於先進的CMOS邏輯，台積電的3nm和2nm CMOS節點正在順利進行中。” “此外，台積電加強了探索性的研發工作，重點放在2nm以外的節點以及3D晶體管，新存儲器和low-R interconnect等領域，這些領域有望爲許多技術平台奠定堅實的基礎。

值得注意的是，台積電正在擴大Fab 12的研發運營能力，目前正在研究和开發N3，N2和更高級的節點。

三星宣布新晶體管：1nm後的選擇？

在去年年底於舊金山舉辦的IEDM 會議的第一天，三星和IBM兩家公司公布了一種在芯片上垂直堆疊晶體管的新設計。對於當前的處理器和 SoC，晶體管平放在硅表面上，然後電流從一側流向另一側。相比之下，垂直傳輸場效應晶體管 (VTFET) 彼此垂直，電流垂直流動。

據 IBM 和三星稱，這種設計有兩個優點。首先，它將允許他們繞過許多性能限制，將摩爾定律擴展到 1 納米閾值之外。更重要的是，由於電流更大，該設計減少了能源浪費。他們估計 VTFET 將使處理器的速度比採用 FinFET 晶體管設計的芯片快兩倍，功耗降低 85%。

IBM 和三星聲稱，這一過程可能有朝一日允許手機一次充電使用整整一周。他們表示，它還可以使某些能源密集型任務（包括加密採礦）更加節能，因此對環境的影響較小。

IBM 和三星尚未透露他們計劃何時將該設計商業化。他們並不是唯一一家試圖突破 1 納米屏障的公司。英特爾在七月曾表示，它的目標是到 2024 年完成埃級芯片的設計。該公司計劃使用其新的“英特爾 20A”節點和 RibbonFET 晶體管來完成這一壯舉。

在先進半導體工藝上，台積電目前是無可爭議的老大，Q3季度佔據全然53%的晶圓代工份額，三星位列第二，但份額只有台積電的1/3，所以三星押注了下一代工藝，包括3nm及未來的2nm工藝。根據三星的計劃，3nm工藝會放棄FinFET晶體管技術，轉向GAA環繞柵極，3nm工藝上分爲兩個版本，其中3GAE(低功耗版)將在2022年年初投入量產，3GAP(高性能版)則會在2023年年初批量生產。

對比5nm，三星新的3nm GAA可以讓面積縮小35％，同功耗下性能提高30％，同性能下功耗降低50％。

再往後就是2nm工藝，三星高管日前再次表態2nm工藝會在2025年量產。

不過具體的工藝指標還沒公布，只知道還是GAA晶體管，跟3nm一樣基於MBCFET（多橋溝道FET）技術，這是一種納米片晶體管，可以垂直堆疊，而且兼容現在的CMOS工藝，共享設備與制造方法，降低了新技術的升級成本。

三星的2nm工藝是一大進步，創新亮點不少，而且跟現在已有的2nm技術不同——此前IBM全球首發了2nm芯片，指甲蓋大小的面積就可以集成500億晶體管，相比7nm工藝提升了45%的性能或者減少75%的功耗，預計2024年量產。

三星也參與了IBM的2nm技術，然而自己量產的2nm技術跟IBM的2nm並不一樣，後者需要新的生產方法，三星還會依賴自家研發的2nm技術。

關於2nm的量產，三星表示，2GAP 還需要幾年時間，但有望 2025 年量產。

競爭對手：台積電團隊談GAA晶體管

在去年的VLSI研討會上，一個引人注目的短期課程是：“面向 2nm-CMOS 和新興存儲器的先進工藝和器件技術”。本文重點介紹了台積電研發團隊在題爲“未來十年的 CMOS 器件技術”的短期課程中介紹的材料。

連續幾代 FinFET 工藝技術的發展導致鰭片間距更小，鰭片更高，鰭片側壁輪廓越來越垂直。並且已經實現了單位面積驅動電流的顯着改進。垂直鰭片三個表面上柵極輸入的靜電控制也改善了亞閾值漏電流。

然而，台積電的Jin 強調說，“垂直鰭中的自由載流子遷移率會因鰭厚度變小而受到不利影響。TSMC 在 N5 節點引入了 SiGe（用於 pFET），以提高遷移率。應變工程仍然是 FinFET 制造的一個關鍵方面。” （nFET：拉伸應變；pFET：壓縮應變）

下圖說明了短溝道效應和載流子遷移率與鰭寬度的趨勢。

Jin 繼續說道，“最佳工藝目標是~40-50nm 鰭片高度、~6nm 鰭片厚度和~15nm 柵極長度，或鰭片厚度的 2.5 倍。”

器件縮放的下一步是水平環柵或“納米片”(NS) 配置。在晶片襯底上制造交替的 Si 和 SiGe 層的超晶格。一組獨特的蝕刻/沉積步驟用於去除 NS 層邊緣的 SiGe 材料，並在凹陷區域沉積隔離氧化物，使 Si 層側壁暴露。然後源極/漏極外延從 Si 側壁向外生長，爲 Si 納米片提供 S/D 摻雜和結構支撐。然後選擇性地去除納米片堆疊中的 SiGe 層，暴露出 Si 通道。隨後的原子層沉積 (ALD) 步驟引入了柵極氧化物堆疊，可能具有用於器件 Vt 產品的多種功函數。另一個 ALD 步驟提供柵極材料，完全封裝納米片堆疊。

Jin 專注於基於納米片的 GAA 器件的載流子遷移率特性，作爲性能的代表。（稍後將詳細介紹 GAA 寄生電容和電阻。）下圖提供了 GAA 器件的晶體取向說明，以優化水平納米片層通道中的橫向遷移率。

Jin 強調了 NS 工藝技術發展面臨的一個關鍵問題——（未優化的）空穴遷移率明顯低於 nFET 電子遷移率，如下圖所示。

當 CMOS 技術首次被引入時，強反型中的 nFET 電子和 pFET 空穴遷移率存在相當大的差異。通用電路設計目標是提供“平衡”的 RDLY 和 FDLY 延遲（和信號轉換）值，這對於時鐘分配網絡中的任何電路尤其重要。因此，邏輯電路採用了器件尺寸指南，其中 Wp/Wn 與載流子遷移率成反比 - 即 Wp/Wn ~ mu_electron/mu_hole。例如，通常使用大小爲 ~2.5 的“beta 比率”的設備。

（Wp 和 Wn 是“有效”設計值——對於具有多個串聯器件的邏輯電路分支，要保持相同的有效驅動強度，需要更寬的器件。）

隨着工藝技術在氧化物表面下方採用更薄的溝道，以及廣泛的通道應變工程，電子和空穴遷移率之間的比率降低，接近統一。事實上，如下圖所示，具有量化寬度值的 FinFET 器件的引入取決於載流子遷移率差異的減少。（想象一下，在下面顯示的 2+2 鰭標准單元圖像中嘗試設計具有非整數 Beta 比率的邏輯電路。）

上圖描繪了當前 FinFET 和即將推出的納米片技術的標准單元庫圖像。與每個鰭的量化寬度（Wfin ~ 2*Hfin + Tfin）不同，納米片器件寬度是一個連續的設計參數，並且（幸運地）可以更容易地適應獨特的 Beta 比率。

請注意，最大納米片器件寬度會有限制。選擇性去除交錯的 SiGe 超晶格層以及氧化物和柵極材料的沉積的工藝步驟需要產生高度均勻的表面和尺寸，這對於更寬的納米片堆疊將更加困難。

說到納米片堆疊，還應注意布局器件寬度乘以納米片層數。Jin 介紹了評估潛在層範圍的深入分析的結果，如下所示。

更多的層會增加驅動電流，但通過 S/D 區域到較低層的（分布式）接觸電阻會降低這種增益。大多數已發表的關於納米片技術的研究都集中在~3-4 層上，以實現最佳效率。

順便說一句，也有已發表的研究調查納米片制造工藝技術，這些技術將在周圍氧化物和柵極的 ALD 之前局部去除一個（或多個）納米片層，用於一組特定的器件。換句話說，一些設備可以包含少於 3 層。考慮弱器件強度最佳的電路應用，例如泄漏節點“保持器”或 6 晶體管 SRAM 位單元中的上拉器件。

然而，由此產生的不均勻表面形貌增加了工藝復雜性——即將推出的 GAA 技術可能不會提供可變數量的納米片層。相同的表面形貌問題將適用於 GAA 工藝，該工藝將嘗試從超晶格 Si 層構建 nFET，從超晶格 SiGe 層構建 pFET，對於設計人員來說，與 FinFET 的量化特性相比，GAA 技術將在設備尺寸方面提供（一些）可變性。由於納米片通道周圍的 GAA 靜電，泄漏電流將減少（稍後會詳細介紹）。

模擬電路可能更容易優化，而不是嚴格依賴於鰭片數量的比率。SRAM 單元設計不再局限於 PD:PU:PG = 2:1:1 或 1:1:1 FinFET 尺寸限制。

目前，FinFET 標准單元庫提供集成 1X、2X、4X 驅動強度選項的單元，通常具有 3 或 4 個器件 Vt 變體。

由於 GAA 技術具有更大的尺寸自由度（以及可能更少的設備 Vt 替代方案），庫設計者可以從中選擇一組不同的變量。看看單元庫設計者如何利用這種設備靈活性將會很有趣。

Jin 描述了三個積極的工藝研發領域，以獲得更優化的納米片特性。

用於 pFET 的增加的 SiGe 化學計量

納米片 Si 層中較低的空穴遷移率是一個問題。正在進行研究以增加 pFET 納米片層中的 SiGe 成分（由於上述形貌困難，不採用 SiGe 超晶格堆疊）。一種方法是在超晶格蝕刻後“修整”pFET Si 納米片的厚度，並在氧化物和柵極沉積之前沉積 SiGe“包覆”層。在修整和 SiGe 包層沉積步驟之後，難點在於保持均勻的納米片厚度。

優化寄生 Cgs/Cgd 電容

FinFET 在柵極和源極/漏極節點之間具有（相對）高的寄生電容，部分原因是鰭片之間柵極垂直側壁到 S/D 節點的電容貢獻。水平納米片利用不同的柵極到 S/D 氧化物取向，由在 S/D 外延和 SiGe 蝕刻之前沉積在 SiGe 超晶格層中的內部間隔物產生。Jin 強調，不僅需要針對驅動電流優化納米片和凹陷氧化物尺寸，還需要優化寄生 Cgs/Cgd 電容，如下圖所示。

底部納米片“台面”泄漏

GAA 拓撲改進了（3 面）FinFET 靜電，降低了亞閾值器件漏電流。然而，最底部（或“台面”）納米片層存在寄生泄漏路徑。在超晶格蝕刻、氧化物沉積和柵極沉積步驟之後，柵極到襯底的靜電提供了（非 GAA）溝道電流路徑。

如上所示，Jin 強調了通過以下任一方式減少這種漏電流貢獻的研發工作：

納米片堆疊下方引入額外的雜質

襯底和 S/D 節點之間的部分介電隔離

襯底、S/D 節點和底層納米片柵極之間的完全介電隔離

Jin 的演講對 FinFET 和 GAA 器件的相關特性提供了深刻的見解，因爲工藝節點發展到水平納米片拓撲結構。設計人員將受益於減少的漏電流和設計尺寸的靈活性，盡管納米片溝道電子和空穴遷移率之間的差異將需要重新考慮電路Belta比。正在進行的工藝研發工作正在尋求減少這種載流子遷移率差異，並優化寄生 Rs、Rd、Cgs 和 Cgd 元素。

在新的器件配置（例如，3D 硅制造）和非硅材料（例如，2D 半導體）出現之前，Jin 提出了如下所示的粗略時間表，用於引入 GAA 納米片技術。