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本文綜述了全環柵(GAA)納米片場效應晶體管器件設計的創新。這些創新跨越了多個閾值電壓和底部介電隔離，以及通道幾何形狀對整體設備性能的影響。綜述並討論了GAA納米片FET目前所面臨的縮放挑战。最後，分析了繼續縮放納米片FET所需的未來技術和未來創新。

1.全環柵(GAA)納米片場效應晶體管(FET)是什么？

全環柵(GAA)納米片場效應晶體管(FET)是一種創新的下一代晶體管器件，已被業界廣泛採用，以繼續超越5納米的技術節點和FinFET的邏輯擴展。雖然全環柵晶體管的研究已經有很多年了，但在不到五年前才提出了第一個基於44/48納米的CPP(接觸多晶硅間距)縮放間距的性能基准。爲了充分了解堆疊納米片全環柵晶體管所提供的優勢，重要的是要了解最先進的FinFET所面臨的一些挑战，以及多年來推動整個行業創新的趨勢。從歷史上看，芯片架構創新一直是由短通道效應(SCE)驅動的，它在實現功率性能面積(PPA)擴展的同時發揮作用。當溝道長度與源極-漏極損耗層處於同一數量級時，就會發生SCE。多年來，一些創新，如應力技術和高k金屬柵極，已經實現了縮放。FinFET是晶體管器件歷史上第一次架構上的變化，通過引入三柵極控制來實現縮放，從而使柵極長度縮放再延長幾代運行時間。在晶體管器件的歷史上，全環柵納米片FET是第二次採用完全不同的結構。

將FinFET擴展到7nm節點以上會導致sce加劇，促使從三柵極架構向全環柵架構的轉變。在半導體工業探索的全環柵架構中，納米线提供了最好的靜電控制，而更寬的納米片提供了更高的“導通”電流，並比FinFET更好的靜電控制。圖1顯示了FinFET和GAA納米片FET的原理圖，其中突出顯示了兩種技術的關鍵組件。兩種技術之間的共同組件包括淺溝槽隔離、源/漏極外延和高k金屬柵極；而結構上的差異包括FinFET的三柵極和納米片的全包圍柵極。爲了獲得性能上的優勢，多個納米片必須相互堆疊，不像FinFET，一個鰭片組成一個器件。FinFET的溝道厚度是通過光刻法定義的，這限制了由於圖形分辨率而產生的縮放，而該溝道厚度(也稱爲TSi，硅的厚度)是通過外延生長的Si層在外延生長的低濃度鍺SiGe層上定義的，在晶圓上提供優越的溝道均勻性，並消除了工藝復雜性。

圖1.此圖並排顯示了一個FinFET和一個GAA納米片FET。

(a) 示意性地描繪了具有淺溝槽隔離 (STI)、源極/漏極 (S/D) 外延和高k金屬三柵極的FinFET。

(b) 具有 STI、S/D外延、底部電介質隔離 (BDI) 和高k全方位金屬的GAA納米片FET。一些特性，例如BDI和柵極與S/D之間的隔離，是GAA納米片FET所獨有的。

圖2顯示了GAA-FET，並強調了在過去幾年中經過精心設計和廣泛研究的一些關鍵特徵。這些特性包括水平堆疊形成一個器件的離散硅片、填充硅通道之間空間的高k金屬柵極、與大塊襯底的底部介電隔離、光刻定義的硅片寬度、工藝控制的柵極長度，以及用於柵極到源漏的隔離。這些GAA納米片FET的某些方面，如誘導應變以增加空穴遷移率，一直是提高器件整體性能的熱門話題，但本文將不涉及。本文還對高功率和低功率器件的多閾值電壓(Multi-VT)選項、通道幾何形狀對器件性能的影響以及全介質隔離的集成和影響等方面進行了綜述。

圖2.該圖顯示了環柵納米片FET的示意圖，突出顯示了其主要特徵。

(a) 顯示了源漏區的切口，其中突出顯示的關鍵特徵是底部電介質隔離 (BDI)、硅通道的厚度, 硅通道之間的距離, 和柵極長度。此處還突出顯示了內部間隔區和n型外延。

(b) 顯示了柵極區域的切口，其中突出顯示的關鍵特徵是淺溝槽隔離 (STI)、n型功函數金屬 (WFM)、p型WFM、高k金屬柵極 (HKMG) 和硅片寬度。

其余論文的結構如下：第2節重點介紹了關鍵的集成模塊，並展示了高級流程流；第3節介紹了底部電介質隔離——它的需求、集成以及對器件性能的影響；第4節探討了通道幾何形狀對器件性能的影響，特別是通道幾何形狀對空穴遷移率的影響；第5節討論了在GAA納米片FET中實現多閾值電壓 (multi-VT) 的不同集成方法；第6節簡要討論了從規模化納米片架構中提取價值所需的互連和電力輸送網絡的創新；最後，第7節討論了超越GAA納米片FET的晶體管行業的發展方向。

2. GAA納米片FET的集成

GAA納米片FET的集成涉及幾個新步驟，需要一系列創新才能實現該技術。關鍵集成模塊如下：

堆疊納米片的形成：在Si襯底上外延生長SiGe和Si疊層；每層厚度均可高精度控制。

Fin reveal 和 STI：器件採用光刻方式定義，並執行淺溝槽隔離以隔離相鄰器件。

僞柵極形成：形成多晶硅僞柵極以實現下遊加工。

內間隔層和結形成：n 型或 p 型源/漏外延層選擇性地形成在暴露的納米片末端的任一側。

替換金屬柵極成型:

虛擬門拉：虛擬門被蝕刻出來，露出一個空腔，在空腔底部放置納米片

犧牲SiGe通道釋放：納米片之間的SiGe通道被蝕刻掉，使高k金屬柵極填充

形成高k金屬柵極(HKMG)：界面氧化物，高k介電層，n型或p型功函數被選擇性沉積。

3.全底部介質隔離

在本節中，我們將重點介紹所檢查的全底部介質隔離(BDI)和穿通阻擋層(PTS)方案之間的比較。爲了介紹這個問題，我們首先介紹GAA納米片特有的“肥鰭”效應，其中工藝不理想會導致結構，導致納米片以區的電容增加，如圖3所示。雖然這種結構是GAA納米片所特有的，但這種效應也稱爲sub-fin泄漏，存在於FinFET中，並使用穿通阻擋器方案來處理。因此，基於斷態泄漏電流、短溝道效應和有效電容(Ceff)對PTS方案與新型BDI方案進行了比較；結果表明，BDI有可能提供改進的Ceff和功率性能聯合優化。

圖3.

(a) 描繪交叉鰭狀切割的圖顯示由於工藝控制不佳導致高 k 金屬柵極延伸超出底部板材。隨着底部器件下方金屬深度的增加，由於碳有效度增加而導致的性能損失也會增加。

(b) 顯示由於源/漏區中的全底部電介質隔離 (FBDI) 而改進的工藝控制的圖。

3.1

一體化集成

集成全底介電隔離需要在Si,、SiGe納米片堆棧的底部添加高濃度的SiGe層。添加這一層，然後選擇性地蝕刻它，需要降低用於納米片堆疊的SiGe層中的Ge濃度。這引入了Si和SiGe之間較低的選擇性，導致在SiGe通道移除過程中Si的損失，需要仔細考慮堆棧厚度，以確保TSi在整個工藝流程結束時不會太薄。我們可以在圖3b中看到BDI位於S/D區域下方。

3.2

實驗

在44 CPP器件中，研究了不同摻雜濃度的PTS方案和Vds = 0.7V的全BDI方案，分析了它們的短通道特性和功率與性能的關系。

3.3

結果與討論

如圖4所示，全底介質隔離降低了斷態泄漏電流和DIBL，從而提高了性能，降低了功耗。在使用BDI和不使用BDI的情況下，觀察到功率下降了18%，性能提高了4%。在子通道泄漏控制方面，採用BDI的器件性能更好，對工藝變化也表現出更好的免疫能力。因此，全底部介電隔離可以被認爲是實現性能良好的GAA納米片場效應晶體管的關鍵因素。

圖4.該圖捕獲了使用PTS方案和完整BDI的GAA FET的關鍵性能指標。

(a)從Lg=12nm器件的PTS和BDI分離中提取的Isoff。

(b)從Lg=12nm器件的BDI和PTS分離中提取的DIBL。

(c)有和沒有BDI層的寬片器件功率與性能相關圖。

4. 通道幾何影響

在本節中，研究了電子和空穴的遷移率作爲通道幾何形狀的函數，並觀察到了載流子輸運的“窄片效應”。TSi是一種旋鈕，可以通過改善靜電控制來實現未來Lg縮放需求。此外，在SOI和FinFET中，TSi

4.1

實驗

由於平面的空穴遷移率(h)較低，該平面將主導GAA納米片FET的空穴輸運特性。爲了研究平面對空穴傳輸的影響，在襯底上以傳輸方向制備了納米片器件。圖5顯示了實驗中的透射電鏡，本研究選擇的通道長度爲100nm。爲了研究TSi對空穴遷移率的影響，採用外延生長不同厚度的硅片，並利用TEM測量TSi。

圖5.GAA納米片FET的TEM橫截面。TSi沿Wsheet方向厚度均勻。

4.2

結果與討論

如圖6a所示，h的退化歸因於TSi變薄後聲子散射增加。在高場下，如Ninv at 1013，遷移率主要受表面粗糙度的影響，而峰值遷移率主要受聲子散射的影響。因此，流動性退化的影響在峰值流動性情況下更爲深刻。然而，如圖6b所示，這種流動性的退化被片寬Wsheet所抵消，這主要受到和平面的貢獻的影響。更寬的薄片對平面的貢獻更大，從而提高了遷移率，這表明聲子散射和薄片幾何形狀都影響空穴遷移率。此外，這種對Wsheet的依賴爲GAA納米片FET的功率和性能協同優化提供了額外的因素。

圖6.

(a) 該圖顯示了提取的峰值空穴遷移率和空穴遷移率在Ninv@1013/cm作爲硅通道厚度的函數。對於薄板值，空穴遷移率的下降是明顯的；

(b) 計算的平面對總Weff的貢獻是Tsi(整個納米片周長的純幾何百分比)的函數。

5. 啓用多個閾值電壓

能夠整合多個閾值電壓(VT)是一項技術成爲行業標准的關鍵要求。鑑於GAA FET的獨特結構，沉積功函數金屬的空間是有限的，替換金屬柵極工藝僅使 Si 通道和內部間隔物之間的空間保持开放狀態——根據技術要求填充功函數金屬。這個空間，也稱爲Tsus(參見圖2)，可以通過控制在納米片堆棧开發模塊期間生長的SiGe層的厚度來控制，但仍然受到高度限制，必須仔細設計以滿足器件產品的行業標准。

圖7.此圖顯示了S/D橫截面的特寫視圖。這裏high-k金屬柵的寬度就是柵長Lg, 而這個金屬柵的垂直厚度由Tsus確定。此外，突出顯示了內部間隔和底部介電隔離。

5.1

一體化

提出了兩種不同的方法來適應GAAFET中的多VT產品——(1)WFM修改和(2)Tsus修改。圖8給出了WFM修改的流程概述。VT調制的集成序列突出的挑战之一是，當WFM在Si通道之間被夾斷時，大的Wsheet增加了WFM蝕刻的工藝挑战。爲了克服這一點，參考文獻提出用易於蝕刻的犧牲材料填充片與片之間的空間，選擇性地打开其中一個FET，蝕刻掉已經沉積的工作功能金屬。該方案不確定p型或n型WFM，並支持PG (p-FET優先)和MY (n-FET優先)方案。同樣的過程可以重復來實現不同的功函數金屬集，或者實現具有兩個以上WFM的不同堆棧。

圖8.在參考文獻中給出了VT調制的一個例子。

(a) SiGe溝道釋放後的柵極區域；

(b) WFM1沉積；

(c) 犧牲材料沉積；

(d) 沉積的WFM的選擇性圖案化和蝕刻；

(e) 移除圖案堆疊，導致沿着一組薄片形成具有WFM1的結構。

第二種方法需要在納米片形成過程中通過改變溝道層外延厚度來改變Tsus。片間更大的空間允許在該空間中沉積更大體積的功功能金屬，從而調節VT。與FinFET相比，這種設計按鈕是GAA納米片FET所特有的，因此，在這些納米片FET中爲多VT選項提供了更多的設計空間。

無體積多閾值電壓

無體積多VT是一個術語，定義爲表示基於偶極子的VT選項，其中形成了厚度小於5 is的偶極子，然後是基功函數金屬。如引用的文獻所示，這種創新方案提供了空間和柵極阻力方面的優勢。然而，這種方法並不能直接從FinFET轉化爲GAA納米片FET，因此參考文獻中提出了專用的無體積VT集成。此外，無體積VT還有助於VT均勻性，這對晶體管的均勻开關很重要。

5.2

結果及討論

使用新穎的集成序列和GAA納米片FET的獨特設計按鈕創建了幾種不同口味的VT -(a) Tsus設計；和(b) WFM夾斷。提出了一種基於偶極子的納米FET VT結構。除了這些旋鈕外，第4節中討論的TSi設計還可以進行調制，以在移動性和短通道效應之間進行權衡。因此，總的來說，GAA納米片FET爲基於應用的優化提供了幾個機會，因此它們適用於高功率和低功率應用。

6. 當前的挑战

本文討論了過去五年來環柵納米片晶體管技術的一些前沿進展，並鞏固了該領域的一些开創性工作。在本節中，將介紹文獻中報道的這種技術的一些處理挑战。這些加工挑战可以大致分爲四個方面：自熱、制造過程中的機械穩定性、器件可變性和Si-SiGe混合。

納米級器件中的自熱效應(SHE)會導致顯著的熱串擾，從而導致器件性能下降。研究已經探索了新的襯底，如硅上的金剛石，以提供改進的SHE，但這種方案不太可能在大批量制造中採用。因此，這個問題是值得探索和解決的。

納米片制作中需要仔細考慮的一個方面是這些片在通道釋放過程中的機械穩定性。雖然納米片具有設計靈活性，但片的縱橫比和內部間隔的機械完整性對這些片的整體穩定性起着重要作用。優化的另一個方面是器件的可變性，這可能由幾個來源引起，包括但不限於线邊粗糙度、柵邊粗糙度、非均勻功函數金屬沉積和隨機摻雜劑波動。最近的一項研究分析了這些變異性，並提出了互補GAA納米片FET結構的解決方案。

最後，納米片的初始Si-SiGe堆棧本身在通道釋放步驟之前經過多次熱循環時容易發生熱混合。已經有一些研究研究了這種混合的程度和這種擴散的機制。只要SiGe通道能選擇性蝕刻Si通道板，且Si通道板不因Si-SiGe混合而過度蝕刻，這種效果是可以容忍的。

7. 未來的前景

盡管晶體管級創新足以推動行業邁向下一個技術節點，但爲了完整起見，本節簡要介紹了互連和供電領域的一些創新。

在電力輸送領域，一個有趣的提議是埋入式電源軌道(BPR)，它建議將電源軌道移動到晶體管器件的下方，從而爲路由靈活性提供正面區域，並減少導體擁擠。然而，這種方案的運行路徑很短，因爲設備之間的模式要求將限制接觸聚pitch (CPP)縮放。爲了克服這一限制，人們提出了後端電力傳輸網絡(BSPDN)的概念，並在最近的硬件演示中驗證了其可行性。然而，這種新模式帶來了一些技術挑战，例如背面圖案，正面結構與背面結構之間的對齊，以及晶圓背面的晶圓變薄。如果整個行業都認爲這是正確的方向，那么工具供應商和設備制造商就有巨大的創新機會來大規模應用這項技術。

8. 即將發生的

盡管該行業克服了目前的挑战，將GAA納米FET推向市場，但研究人員已經在思考納米FET之外的問題。繼續摩爾定律縮放的主要競爭者是垂直傳輸FET (VTFET)和堆疊晶體管。VTFET將載流子傳輸方向從傳統的水平方向改變爲垂直方向，從而放寬了柵極長度(Lg)、間隔層厚度和觸點尺寸等阻垢障礙的限制；所有這些都可以根據應用程序優化功率或性能。堆疊晶體管通過將 nFET 和 pFET 晶體管相互堆疊來提供更傳統的縮放路徑，從而提供面積優勢。然而，這兩種技術都提出了一些新的集成和制造挑战，這些挑战可能會在後面進行回顧。

展望不久的將來，有大量的新材料工作，以使2-D晶體管成爲可能。二硫化鉬(MoS2)是此類技術的主要競爭者之一，其基於遷移率、接觸電阻和摻雜的性能不斷提高。在很長一段時間裏，石墨烯是另一個強有力的競爭者，在過去的十年裏，文獻已經報道了這種晶體管的性能不斷提高。氧化銦是寬間隙半導體材料的另一個競爭者。盡管這些技術很有前途，但由於晶圓代工廠要大規模制造這種晶體管，新設備的成本很高，因此它們存在固有的進入壁壘。因此，隨着現有和新行業對晶體管的需求不斷增長，硅基晶體管將在未來幾十年繼續擴大規模。

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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