Chiplet時代，如何玩轉DRAM？

1年前

Chiplet時代，如何玩轉DRAM？

近年來，摩爾定律的放緩促使芯片行業爲提升芯片性能做出了很多的嘗試，Chiplet無疑是其中最受關注的一個選擇。華邦電子次世代內存產品營銷企劃經理曾一峻先生對此也表示認同，並認爲Chiplet的普及是一個必然的趨勢。

如他所說，出於成本的考量，不是所有的集成芯片（如interface芯片，IO芯片，甚至是主芯片）都需要用到5納米、3納米那么先進的制程。如果可以讓不同功能的芯片採用不同的制程——如針對運算的部分採用5納米，一些IO芯片可能只需要7納米或者12納米，SoC成本結構上就會降低。這也正是Chiplet所推動的，也是其存在的重要價值。但是，如何將不同制程的芯粒連接起來，也就成爲了頭等大事，這也正是UCIe聯盟成立所致力於解決的問題。

作爲一家行業領先的DRAM供應商，華邦也加入了加入 UCIe 聯盟，從DRAM角度，爲Chiplet的普及添磚加瓦。

Chiplet面臨的挑战

從定義上看，Chiplet一般是指預制好的、具有特定功能的、可用來組合集成的芯片（也叫芯粒），其技術重點在於將不同的芯片連接在一起並進行封裝。需要強調的是，雖然經常和先進封裝混爲一談，但其實Chiplet與先進封裝是兩個不同的概念。但是，我們又必須承認的是，行業內大多數的Chiplet 是通過先進封裝技術將不同工藝制造的芯片進行集成的。

然而在採用 2.5D/3D 這樣的垂直堆疊方式集成 Chiplet 芯片時，將面臨幾大關鍵挑战：

1、封裝技術：隨着業界對小型化的需求愈演愈烈，芯片必須保證在更小的封裝空間內對更小尺寸的Chiplet 芯片進行封裝，因此對封裝技術的要求極高。

2、連接設計：芯片堆疊的順序、走线方式都會影響合封芯片的性能，因此需要最佳的設計方式來降低整體風險。

3、熱管理：將芯片堆疊在一起後，散熱問題更爲嚴峻，高溫會影響芯片的性能與壽命，因此需要採取更尖端的散熱技術來避免高溫導致的性能下降甚至是封裝失效。

另一方面，合封後的系統級芯片性能與集成在其中的 Chiplet 芯片性能息息相關。因此必須採用具備如下特質的裸片才能保證最終的芯片性能。

1、高度可靠：盡管在單個 Chiplet 芯片良率高達 98%的情況下，合封後的產品良率也會大幅下降，此外還可能會與其他芯片相互幹擾，但提升裸片（die）的可靠性仍舊可在某種程度上提升合封芯片的可靠性；

2、散熱合理：合封後，每個裸片與外界進行熱傳遞的面積急劇縮小，發熱量會進一步提高，因此必須盡可能降低裸片本身的散熱，才能將合封芯片的發熱控制在合理範圍內；

3、高溫穩定：合封芯片的發熱遠高於單一裸片的發熱量，爲此，裸片需要具備較好的高溫下穩定性，才能保證芯片性能在溫度升高的環境中不受損。

4、更低功耗：系統級芯片的功耗受 Chiplet 芯片的功耗影響極大，爲滿足應用得低功耗需求，需要一步降低裸片的自身功耗；

具體到DRAM方面，衆所周知，隨着人工智能等應用的火熱，在芯片上合封更多的DRAM成爲了行業的大勢所趨。然而，正如曾一峻所說，要將DRAM合封在chiplet上，就需要兼容很多個接口協議（protocol），這不像單一顆芯片那么簡單，所以做好完整的模擬是非常有必要的。只有這樣做，才能避免由於不同制程上的差異造成的信號偏移。這也將是產業面對的另一個重大挑战。

依賴於公司在TSV和3D DRAM等方面積累的經驗，華邦正在致力於幫助客戶解決這個問題。

華邦的DRAM組合拳

在早前宣布加入UCIe聯盟的時候華邦就表示，公司將提供 3DCaaS（3D CUBE as a Service）一站式服務平台，爲客戶提供領先的標准化產品解決方案。他們指出，通過此平台，客戶不僅可以獲得 3D TSV DRAM（又名 CUBE）KGD 內存芯片和針對多芯片設備優化的 2.5D/3D 後段工藝（採用 CoW/WoW技術），還可獲取由華邦的平台合作夥伴提供的技術咨詢服務。這意味着客戶可輕松獲得完整且全面的 CUBE 產品支持，並享受 Silicon-Cap、interposer 等技術的附加服務。

當中，CUBE正是華邦這個服務的核心之一。

據曾一峻介紹，所謂CUBE，是Customized/Compact Ultra Bandwidth Elements，也就是半定制化的緊湊超高帶寬DRAM。這是華邦針對當前SoC在DRAM合封上碰到的難題而推出的一個產品。

他解析說，目前市場上有些CPU爲了增加高速緩存能效，直接增加SRAM的帶寬和容量，但是這樣的方式會增加非常高的成本。於是，爲了節省成本，廠商會使用相對成熟制程的SRAM，例如5nm的 SoC裸片上堆疊7nm的SRAM 裸片。然而。但這種架構下，底部的CPU就需要埋入相當多的TSV，同時增加CPU裸片面積，成本依然會相對較高。

有見及此，針對邊緣計算領域的需求，華邦將SoC裸片置上，而DRAM裸片置下，從而達到省去SoC的TSV工藝，如上圖中虛线部分所示，這正是華邦CUBE的價值之一，這樣的設計也能帶來幾個方面的優勢：

一方面，SoC裸片尺寸就可以縮小，成本也會相應降低；另一方面，通過華邦的DRAM TSV工藝，可以將SoC的信號引至外部，使它們成爲同一個封裝芯片。“DRAM做TSV的好處是其裸片將會變得很薄，尺寸變得更小，這是CUBE解決方案的又一個優勢。”曾一峻解析說。

再者，現在AI功能都有很高的算力需求，SoC裸片置上也可以帶來更好的散熱效果。因此，

“按照這樣的方式進行3D 堆疊以及CUBE DRAM 裸片堆疊可以帶來高帶寬、低功耗和優秀的散熱表現。因此在邊緣計算處理器方面，華邦的CUBE解決方案主要面向的是低功耗、高帶寬，以及稍微中低容量的內存需求，而TSV帶來的好處就是SoC可以通過很短的信號线引致外部，整體的封裝效果會更好。”曾一峻表示。

此外，因爲CUBE芯片中還會提供硅電容（Si-Cap），這將有助於降低電源波動帶來的影響。

曾一峻舉例說，如果先進制程的SoC的核心電壓只有0.75V-1V左右，並且運行過程中電源產生一些波動，除了會影響到功耗，還會影響信號的穩定性。但在硅電容容量提高的情況下，SoC借助硅電容就可以獲得穩定的電壓。

再者，由於中介層也是華邦所提供，因此客戶在使用CUBE的時候能得到一個包括DRAM、中介層、硅電容在內的整體解決方案。這也是華邦加入UCIe後帶來的貢獻之一。

最後，相比於傳統的引线鍵合（Wire Bonding），華邦CUBE的這種設計還可以在微鍵合（Micro Bonding）的情況下將1000微米的线長縮短至傳統長度的2.5%——40微米。在未來的混合鍵合（Hybrid Bonding）封裝工藝下，线長甚至可以縮短至1微米，進而降低功耗。

如前面所說，在打造了CUBE的基礎上，華邦成立了3D CaaS平台，也就是CUBE as a Service。對於客戶來說，這意味着華邦不僅僅提供DRAM裸片，而是包括一整套的解決方案。

華邦表示，無論是TSV、還是WOW（Wafer on Wafer），華邦都已經達成了與業內相關企業的合作，構建了合作夥伴生態。在COW（Chip on Wafer）方面，華邦也將提供TSV的DRAM裸片，並且會幫助SoC客戶通過適合的合作夥伴進行後續封測。

在COW方面，華邦還提供了2.5D、Fan-Out以及3D堆疊工藝，其中2.5D和3D堆疊所用到的硅中介層華邦就可以提供，並且華邦的硅電容還能使芯片的SI/PI減小，使能耗表現更好，甚至華邦的Si-Bridge還能讓硅中介層的裸片尺寸更小。

值得一提的是，目前市場上大多產品工藝都以普通封裝爲主，而華邦在利基型內存領域的業務主要是以KGD爲主。基於這些深厚的經驗積累，華邦將這個技術應用到CUBE這個中，推出了KGD 2.0產品。

據介紹，華邦在KGD 2.0的TSV的深寬比能力（也就是aspect Ratio）可以做到1:10，目前可以實現50微米的深度，相當於需要將芯片打磨至2 mil。未來，通過Hybrid Bonding工藝，華邦則能進一步可以實現1 微米的距離。而在全新的工藝下，KGD 2.0的信號完整性/電源完整性（SI/PI）表現也會更好，並且功耗會更低，可以低於LPDDR4的四分之一（爲8pJ/Byte），而帶寬可以實現16-256GB/s。

綜上，華邦不僅可以提供完整的一站式解決方案，可以幫助客戶解決從DRAM到封裝測試再到IP等等一系列問題。得益於這個設計，如下圖所示，華邦的這個方案在AI-ISP和CPU的設計中能夠給客戶提供更好的替代方案。

曾一峻透露，目前華邦就CUBE解決方案已經和幾家客戶在邊緣計算和生成式AI這兩個方向上展开了項目洽談，展望未來，公司這個技術會尋找到更好的成長空間。

深厚的積累是底氣

華邦能夠面向Chiplet需求推出了極具競爭力的產品，其過去多年來在DRAM开發和產能上的布局是功不可沒。

相對於市場上的三大內存廠商（三星、SK海力士和美光）而言，華邦主要專注於不需要非常先進的制程利基型內存，產品容量一般最大爲8GB。

曾一峻表示，內存產品的制程實際上取決於容量，例如小容量的產品，SDRAM、DDR1、DDR2，使用46nm、65nm的制程綽綽有余。對於1Gb、2Gb、4Gb等容量，華邦會將其演進到25nm、25Snm，以及即將量產的20nm。通過這些制程來實現上述的容量在業界非常具備成本競爭力，這也讓華邦目前的制程所聚焦的產品在成本和性價比方面都非常優秀。