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英特爾很快將在“Intel 4”E-Core 芯片中展示其稱爲 PowerVia 的下一代背面供電技術。
英特爾的背面供電實驗芯片基於未命名的節能“E 核”,並在Intel4工藝技術上實現。英特爾將在 2023 年 VLSI 技術和電路研討會上公布的調查結果表明,英特爾的 PowerVia 在核心的大部分區域實現了超過 90% 的標准單元利用率,同時還提供了超過 5% 的時鐘速度提升,因爲減少了紅外壓降。英特爾准備展示的一張圖片似乎證明了這一點,盡管無法評估類似內核在實際工作負載中的表現。
英特爾 PowerVia 演示即將推出:利用芯片背面的獨立模塊實現功率傳輸。
VLSI已在推特上發布了英特爾 PowerVia 實施的第一眼,並將在 6 月开始的 2023 年 VLSI 研討會期間進行演示。在推文中,VLSI 展示了英特爾在芯片背面實施 PowerVia 的情況,該芯片被提及使用“Intel 4”工藝節點並搭載全 E-Core 實施。
Intel 4 芯片看起來像是基於舊的 LGA1151/LGA1200 設計,因爲它的形狀是方形的,並且在封裝下方有一個輔助裸片。這是您通常會看到大量小型晶體管的區域,但其中大部分已被 PowerVia 技術取代。考慮到 E-Core 實施基於“Intel 4”,它很可能基於即將推出的爲 Meteor Lake 的 E-Core 提供動力的 Crestmont 架構。
此外,電池利用率顯示,在芯片內 2.9mm2 的面積內,Intel PowerVia 技術的利用率可高達 90%。此外,這不僅提高了利用率,而且還導致時鐘速度略有提高,IR 壓降減少,在同一芯片上實現了高 5% 的時鐘。
更有趣的是,VLSI 表示這是一種高產設計,但至少要到 Arrow Lake 或 Lunar Lake 世代才會出現。原因是20A和18A工藝節點的消費級芯片將採用PowerVia和RibbonFET 。據說第一批 PowerVia 芯片將於 2024 年投入量產。
從早些時候,我們知道 PowerVia 是一種功率傳輸工藝,它在背面工作,以解決硅架構中互連中的瓶頸問題。這是 PowerVia 推出後應該解決的常見問題。Power Via 不是將數據通信信號和電源互連傳輸到晶體管層的頂部,而是直接傳輸到硅晶圓的背面,同時在晶圓頂部傳輸信號。
我們迫不及待地想看看 PowerVia 做了什么,並在接下來的幾個月裏看到它的實際應用,因爲它聽起來絕對是一種可以改變電力傳輸格局的技術。
背面供電是大勢所趨
據此前報道,芯片供電網絡(Power Delivery Network, PDN)的設計目標是以最高效率爲芯片上的主動元件提供所需的電源(VDD)與參考電壓(VSS)。一直以來,業界都是利用後段制程(BEOL),在晶圓正面布线,透過這些低電阻的導线來供應電力給芯片(圖1)。但也因爲如此,芯片內的供電網絡與信號網絡(即芯片內的信號线)必須共用相同的元件空間。
圖1.傳統的芯片正面供電網絡
但隨着制程節點往前推進,把電源網絡實作在芯片正面,遇到越來越多挑战,使得業界开始探索把供電網絡轉移到背面的可能性,從而讓晶背供電(Backside PDN)成爲熱門的技術議題。本文將先從傳統PDN所遇到的挑战談起,進一步探討晶背供電技術的優勢,以及這項技術未來的發展重點。
傳統PDN布线面臨諸多挑战
爲了將電力從封裝傳輸至芯片中的電晶體,電子必須經由金屬導线和通孔,穿越15~20層BEOL堆疊。然而,越接近電晶體,线寬和通孔就越窄,電阻值也因而上升,這使得電子在向下傳輸的過程中,會出現IR壓降現象,導致電力損失產生。
除了電力損失之外,PDN佔用的空間也是一個問題。當電子快到達電晶體,例如抵達標准元件層時,電子會進入由BEOL制程所制造Mint金屬層,進而分配給負責提供工作電壓與接地電壓的電源軌。然後,這些電源軌會透過互連網絡,連接到每一個電晶體的源極與汲極,完成供電任務。但這些電源軌會佔用元件周圍及標准單元(Standard Cell)之間的空間。
然而,隨着制程技術世代交替,傳統後段制程的元件架構難以跟上電晶體的微縮速度。如今,芯片內部的電源线路,在布线復雜的後段制程上,往往佔據了至少20%的繞线資源,如何解決信號網絡跟供電網絡之間的資源排擠問題,變成芯片設計者所面臨的主要挑战之一。此外,電源线和接地线在標准單元設計上佔了很大空間,使得元件很難進一步微縮。就系統設計而言,因爲功率密度和IR壓降急劇增加,從穩壓器到電晶體的功率損失就很難控制在10%以下,帶給工程師嚴峻挑战。
晶背供電網絡具有雄厚潛力
把芯片內的PDN從正面移到背面,也就是所謂的晶背PDN(圖2),可以解決上述問題。若能將供電網絡與信號網絡分離,把電源线路全部移至晶圓背面,就能對標准單元進行直接供電,不僅導线更寬、電阻更低,而且電子還不需層層穿越後段制程的元件堆疊。如以一來,不僅緩解了IR壓降問題,讓PDN的效能獲得改善,同時也避免了後段制程的布线壅塞問題。如果設計得當,晶背PDN甚至還能進一步減少標准單元的高度。
圖2 把供電網絡從正面轉移到背面,讓供電網絡跟信號網絡分離,可帶來諸多效益
要把PDN從芯片正面轉移到背面,需要兩項關鍵技術,分別是埋入式電源軌(BPR)與納米硅穿孔(nTSV),其結構示意如圖3。
圖3 晶背供電網絡結構的示意圖,最頂端的Nanosheet電晶體藉由埋入式電源軌跟納米硅穿孔,連接到位於芯片背部的互聯线路
埋入式電源軌是一種微縮化技術,可以進一步降低標准單元的高度,並減緩IR壓降問題。這些電源軌是埋在電晶體下方的導线,一部份藏在硅基板內,另一部份則在淺溝槽隔離氧化層內。它們取代了傳統後段制程在標准單元布下的電源线與接地线。
將供電網絡的實作從後段制程移到前段制程,是劃時代之舉。這種作法能有效減少Mint層的元件堆疊數量,進而微縮標准單元尺寸。還有一點,如果電源軌設計在標准單元的垂直向,還能放寬導线,進而減緩IR壓降。
在2019年的IEEE國際電子研究會議(IEDM)上,imec攜手硅智財公司Arm,預測晶背供電技術所能帶來的效能升級。Arm在其开發與採用先進設計規則的中央處理器(CPU)上進行模擬,並比較「傳統供電」、「晶圓正面供電結合埋入式電源軌」、「晶背供電搭配納米硅穿孔與埋入式電源軌」這三種供電網絡實作方法的優劣。
模擬結果顯示,就供電效率來看,第三種明顯勝過其它實作方法。芯片上的動態IR壓降熱力圖(圖4)顯示,與傳統的正面供電網絡相比,導入埋入式電源軌後,IR壓降最多可以減至1.7倍。但埋入式電軌結合晶背供電網絡的性能表現更佳,電壓損耗大幅下降7倍。
圖4 三種不同供電方法的動態IR壓降模擬熱力圖
晶背PDN制程解析
接下來,我們會說明晶背供電網絡的其中一項應用案例:納米硅穿孔在超薄膜晶圓的背面進行制造,並與埋入式電源軌連接。我們以在晶圓正面制造的FinFET爲例,這些元件透過埋入式電源軌與納米硅穿孔,連接到晶圓背面。其制程步驟如圖5。
圖5 晶背供電網絡制程包含與納米硅穿孔相連的埋入式電源軌。爲了方便說明,步驟2和步驟3的部分細節與步驟1雷同,故省略,包含連接埋入式電源軌與元件
步驟1:在晶圓正面制程導入埋入式電軌
首先,在12吋硅晶圓上成長一層硅鍺(SiGe)層。這層硅鍺材料在接下來進行晶圓研磨(步驟2)時可以當作蝕刻停止層。接下來,在硅鍺層上方成長一層薄膜硅覆蓋層,這時才算开始制造元件與埋入式電源軌。埋入式電源軌在進行淺溝槽隔離後才確定圖形。這些溝槽在硅覆蓋層內蝕刻成形,並以氧化物(襯墊層)與金屬材料(例如鎢或釕)填充。通常,這些電源軌的最大线寬爲30nm,最大間距爲100nm。接着在金屬材料挖洞,並覆蓋一層介電材料。元件(本文指的是FinFET)的制造是在布下埋入式電源軌之後,而這些電源軌透過連接到BPR的通孔(via-to-BPR, VBPR)與M0A層的導线,與電晶體的源極和汲極連接。最後進行銅金屬化。
步驟2:晶圓接合與研磨
載有元件與埋入式電源軌的晶圓接着翻到另一面,讓用來制造主動元件的晶圓正面與未圖形化的載板接合。先在室溫下採用SiCN熔接制程(Fusion Bonding),然後在250℃下進行退火,第一片晶圓的背面就能研磨到硅鍺層,也就是蝕刻停止層。晶圓研磨步驟結合了化學機械研磨(CMP)與溼式、幹式蝕刻技術,依序進行晶背薄化處理。接着,移除硅鍺層,晶圓處理就緒,准備進入納米硅穿孔制程。
步驟3:制造納米硅穿孔並連接到埋入式電源軌
先在晶背長出一層鈍化層,隨後採用一種能從晶背穿透硅材進行對准的微影制程,進行納米硅穿孔的圖形化。這裏所用的蝕刻技術可以穿透硅材(深度達到數百納米)來制造納米硅穿孔,這些通孔最後落在埋入式電源軌上,並以氧化物與金屬鎢填充。
在這個特殊案例中,納米硅穿孔的間距爲200nm,完全沒佔用到標准單元的空間。最終是制造單層或多層的金屬層,這些位於晶背的元件層會透過納米硅穿孔,與晶圓正面的埋入式電源軌實現通電。
鎖定三大關鍵步驟進一步改良
導入晶背供電網絡意味着增加制程步驟。這幾年來,imec展示了不少關鍵技術,逐步處理這些新增制程步驟所帶來的挑战。
爲埋入式電源軌引進新金屬材料
就先前提議的制程,埋入式電源軌會在制成元件前,於前段制程制造。也就是說,這些金屬導线必須在後續進行元件制造的步驟時承受高溫。對芯片制造商來說,這就跟數十年前在後段制程導入銅材料一樣,極具顛覆性。
因此,埋入式電源軌的材料選擇至關重要。imec可以整合以不同耐火金屬制成的埋入式電源軌,包含釕(Ru)和鎢(W)等高度耐熱的金屬元素。爲了避免前段制程的材料受到污染,imec研究團隊還額外增加了覆蓋層來包覆這些金屬導线。
imec相信,就性能升級與微縮化而言,結合埋入式電源軌與納米硅穿孔的發展潛力十分可觀。晶背供電網絡還有其它做法,但是有的會犧牲供電效能、標准單元面積,或是增加前段制程的復雜度。
提高晶圓研磨精准度
爲了將納米硅穿孔連接至後續制造的銅導线,並降低其電阻,進而減緩IR壓降,我們必須更精准地控制晶圓薄化的厚度,研磨至數百納米。這就限制了晶圓厚度的容許差異,但在進行不同道研磨步驟時就可能出現變異性。imec攜手合作夥伴,致力於改良蝕刻制程的化學溶液。例如,最後一道溼式蝕刻能夠展現高度選擇性,幹淨去除硅鍺層。在晶圓研磨的最後一步,硅鍺層被移除,這時需要一種對硅材具備高度選擇性的專用化學物質。這樣才能確保硅覆蓋層能夠平滑露出,厚度差異小於40nm。
不過,在硅基板高度薄化的情況下,元件本身的溫度變化所造成的熱衝擊(Thermal Impact)會變得更加明顯。這是需要審慎評估的一點。初步模擬結果顯示,晶背的導线可協助從橫向散逸熱能,因此對整體散熱效果能帶來許多助益,從而緩解了熱衝擊的疑慮。其它與散熱有關的模擬工作仍在進行,以獲取更多這方面的資訊。
提高晶圓接合對位精度
晶圓接合步驟會讓主動式元件所在的第一層晶圓產生形變,進而在微影方面帶來技術挑战。因爲要在晶圓研磨後,從晶背進行納米硅穿孔的圖形化,故微影技術需要更高精確度,才能讓納米硅穿孔與下層的埋入式電源軌對准。因爲這些元件特徵都算是標准單元設計,對准精度應該優於10nm。但是傳統的微影對准技術不足以准確校正晶圓接合的形變。
值得慶幸的是,晶圓接合技術已有多項進展,對准誤差和失真都已大幅下降。此外,透過先進的微影校正技術,納米硅穿孔對准埋入式電源軌的誤差可以降至10nm以下。
新增制程不影響元件電性
在前段制程添加埋入式電源軌、晶圓研磨跟納米硅穿孔這些新步驟,會影響前段制程所制造出的元件的電性嗎?這點想必是很多半導體制程工程師都會有的疑問。
爲了找出解答,imec近期开發了測試元件,採用上述制程與經過改良的做法。該元件是微型FinFET(圖6),利用精確的對准能力,將納米硅穿孔從晶背連接至320nm深的埋入式電源軌。電源軌透過MOA層與VO通孔連接到晶圓正面的導线。借此,研究人員就能比較測試元件在進行後段制程前後的電性差異。結果顯示,只要在制程最後進行退火,就能取得FinFET的最佳性能,不受埋入式電源軌與後段制程影響。
圖6 微型FinFET測試元件的穿透式電子顯微鏡(TEM)圖,可見其與晶圓正面和背面相連
先進邏輯與3D SoC率先獲益
有些芯片廠商已經宣布將在2nm及未來技術節點的邏輯芯片制程,也就是Nanosheet電晶體世代導入晶背供電技術。不過,這項新興的布线技術其實可以應用在更廣泛的電晶體架構上。imec認爲,未來業界將發展出具備6T的Nanosheet電晶體,若結合埋入式電源軌設計,標准單元高度可望降至6T以下。
其實,晶背供電技術的應用不僅限於2D芯片,未來還有可能用來提升3D系統單芯片(SoC)的性能。想像未來的3D SoC能將部分甚至所有的記憶體元件移到芯片上層,邏輯元件則在下層,如圖7。
圖7 導入晶背供電網絡的3D SoC示意圖
技術上,這是可以透過晶圓接合技術實現的。把邏輯元件與記憶體分別置於不同晶圓的正面,再將兩片晶圓正面接合。這時,兩片晶圓的背面變成3D SoC的外側。接着就是思考如何善用邏輯元件那片晶圓的背面,才能把電源連接到核心邏輯電路。其實,透過2D SoC技術就能做到這點,但主要差別是前面提到的載板晶圓,本來是爲了晶圓研磨而設計,但現在則是以記憶體那片晶圓來取代。
雖然目前還未進入實驗,初步評估這套做法在IR壓降方面的發展可期。透過先進制程研究用的設計流程套件(PDK),上述解決方案在邏輯與記憶體堆疊(Memory-on-logic)的芯片分區設計上進行驗證。結果顯示,結合晶背供電網絡、納米硅穿孔與埋入式電源軌的元件性能頗富前景:與傳統從晶圓正面供電的做法相比,底層元件的平均IR壓降減少81%,峰值減少77%。因此,晶背供電技術特別適合用於先進CMOS的3D IC設計。
不論是2D或3D芯片設計,晶背空間還能有其它的延伸應用,像是增設I/O或靜電保護(ESD)等元件。舉例來說,imec結合了晶背供電技術與2.5D元件:一顆柱狀且由金屬—絕緣體—金屬(MIM)組成的去耦電容。該元件將電容密度提升了4~5倍,利於進一步控制IR壓降。這些研究成果皆源自經過實驗數據校正的IR壓降模型。
晶背供電帶來諸多優勢發展潛力值得期待
新一代芯片很可能打破傳統,從晶圓背面供電。晶背供電網絡的設計包含在晶圓背面制造金屬導线、埋入式電源軌與納米硅穿孔,具備多項發展優勢,不僅能減少IR壓降、紓解後段制程的布线壓力,還能幫助微縮標准單元。關鍵的制程技術包含整合埋入式電源軌、晶圓接合、晶圓研磨與納米硅穿孔制程,全都在進行研發改良,爲將來應用在先進邏輯元件與3D SOC做准備。
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標題:芯片巨頭,發力背面供電
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