花小小的一點時間，先跟大家說一下爲什么現在先進封裝就比較受重視。首先大家也都知道先進制程發展到現在這個階段，其實它的經濟性是越來越被大家質疑的，就是說它無論是研發費用，還是說它的資本支出开發，其實都是給人的感覺越來越沒有規模經濟帶來的這種效益了。
以前比如說從 6 寸到 8 寸，8 寸到 12 寸，那會首先硅片的擴大，它規模經濟的效應非常明顯，然後就是在 12 寸上晶體管密度的提高，雖然說它的制程的成本在相應的提高，但是因爲晶體管密度高了，我的每一個裸晶的帶面積也越來越小，所以同一個 12 寸的硅片的帶上， 它的能切出來的帶會其實更多的；那么從這個角度來說，第一就是把增多的成本攤薄了，另外就是說走的量更大了，它其實營收也就大了，所以以前的規模效應隨着摩爾定律還是比較明顯的，但是說到了三納米之後，大家都在越來越質疑這個事兒。
因爲台積電其實從來沒有真正的去披露過它所謂的 5 納 5 納米 3 納米究竟的具體的一條线的capex 是多少，包括它的一張硅片的帶做出來的一個這個 cogs 這個成本是多少，所以其實你說到底有沒有到臨界點，現在其實也沒有定論，而且至少從台積電自己這么努力的在上三 納米來說，我覺得也可以側面反映出來應該是距離臨界點還有一點距離。
因爲台積電雖然它研發挺不計代價的，但其實它是一個很講經濟性的公司，他搞三納米搞了這么大的動作，不會是就是說沒有做過比較精確的測算的情況下，盲目的在在攻堅這個方面。
那么就是說先進制程，它的規模經濟越來越被質疑，那么尤其然後其實就會讓大家覺得就是說我有沒有別的辦法去提高我的芯片。一般來說我們說一顆芯片是指說底下有個載版也好，或者現在先進封裝是不再版的，上面有 個殼，然後裏邊你是一個 Die 兩個 Die 三個 Die 也好，反正都在裏面。
反正這么一個封好的東西我叫一顆芯片，比如說我在這一顆單位面積的芯片裏面，我就提高 它的晶體管密度，以前都是說摩爾定律更多的是一個平面的問題，那么以後有沒有可能我把這個帶堆起來完了我來我或者說我用別的方式去提高它的封裝的密裏面的晶體管密度，其實是先進封裝思想上的源頭，另外就是說做先進封裝，也就是說現在比較流行的概念叫 chiplet，其實還有一點就是說它可以實現芯片的不同功能區的工藝上的一個解耦。我給大家舉個很簡單的例子就是說以前大家都用的是叫系統級芯片 Soc，那么 soc 它其實長期以來一直面臨一個問題， 就是它 Soc 單個的帶上同時有存儲的部分，有模擬電路的部分，有數字電路管核心運算的部分，甚至可能說還有一些跟這個射頻信號有關處理的一些部分；它裏面的功能區塊很多，但是因爲你這是同一個帶，所以它所使用的工藝平台一定是強制是相同的，也就是說這整片Wafer 是 14 納米的，那么你裏面你無論是模擬的部分還是數字的部分，或者叫數模混合的部分，還是存儲的部分等等，一定都是 14 納米做的。
那么其實大家如果對半導體行業稍微有了解的話，就知道很多功能其實不是說我一定要用先 進制程來做，甚至可能先進制程來做反而有問題，典型的就是模擬的問題。模擬電路其實用一些成熟一點的线寬大一點的支撐反而更好。线寬小了之後，它的什么就漏電噪音很多東西 其實反而不好控制。
對，那么但是以前的 soc 就面臨這個問題，因爲我因爲我本身就是比較專業做半導體的， 我們一個關系不錯企業其實就跟我抱怨，因爲他的那顆芯片就是一顆數模混合的芯片，用28 納米的去做，還挺好，他們其實想試一試用 14 的做一下，結果 14 的做出來漏電很嚴重， 因爲它那個裏面有很高密度的一個數模混合的一塊電路，這就是問題。這個問題很現實，那么 chiplet 這個思路，或者先進封裝這個思路它好在哪，就這個 soc，以後不用統一的工藝平台去做了，按功能區塊去做幾個單獨的小的 Die，核心的數字電路運算的部分，我用 14 的 7 的 5 的 3 的，我做的越新就越好，然後存儲的部分我可能跟着我甚至可能都不自己做了，我從長江存儲是吧，我從什么 SK 海力士我找他們买現成的的 Die然後數模混合的部分對吧？我直接就找 ti 的那種成熟工藝特色工藝的工廠是吧？做就肯定不會有漏電的，我就不用擔心用了先進制成，用了小线寬的支撐之後，漏電了對吧？那么我把幾個不同的 Die 我用先進封裝的方式，我把它們封在同一個去 chiplet 芯片裏面。
那么工藝的解耦其實非常有助於提高我整個的良率，因爲以前你整個 soc，你但凡有一個功能區塊，跟工藝平台水土不服，你 soc 難產做不出來，現在我可以說對我核心的電路對吧？ 我追着先進工藝走，其他的部分我就买現成的很成熟的產品，或者說我自己找成熟的代工廠代工，我用成熟的制程和最合適的制程。
那么我這樣一來，我的產品的迭代速度也可以有很大的增加，不用像以前因爲某個功能區塊 跟先進制程水土不服，我就把整個 soc 在先進制程上推出的速度就給放慢了，有點像水桶效應，跟先進制成水土不服最嚴重的功能區塊其實決定着你整個 soc 的所出產的速度或者叫迭代的速度，但現在我可以把它解耦了。
還有一點說你的就是說同樣這個 soc，55 毫米那么大一個 soc 以前是所有的功能集中在單個 soc 上，那么你咋假如說因爲比如說是雜質的原因，就顆粒的原因或者某種污染的原因， 你的一個 wafer 上會固定的，比如每隔 10 毫米出現一個污點，那么其實就數學這是一個數學圖形的簡單的概率的問題，就是大家可以想象一下，你同樣一個 wafer 你固定的，再比如說每隔 10 毫米出現一個污染點，每隔 10 毫米出現一個污染點，那么去你的帶的面積越大， 你的整體的 wafer 的良率就越低，因爲咱只是語言也沒有圖，我就也沒法跟大家去很形象的解釋，大家也可以自己去了解一下，這是一個定律。
那么反過來講，你同樣的污染點的出現頻率的情況下，你能把 Die 縮減的越小，你的良率自然也就越高，那么 chiplet 一就是順應了這個形式，就是說我以前是一整個 soc 它要 55， 對吧？那么我把它改成了 chiplet 裏的之後，我把核心的功能區塊做的只需要 33，它的Die 的面積減小了，那么它的良率你哪怕別的工藝都沒變，它的良率也會上升。
現在來說，因爲 chiplet 它的整個的封裝工藝還是屬於比較高端的，甚至說很高端的一個東西，那么就是說它會帶來一個封裝成本的上升，但是 Die 的良率的提高和迭代速度的提高； 就是說從整個系統，把整個 Chiplet 當做一個系統來理解的話，其實有可能在系統層面你的成本反而是下降的，因爲你的良率也下也提高了，你迭代速度提高其實意味着你在 Die 上投入的人力物力都在減少，這是整個 chiplet 提出的一個核心的思路，或者說它的這個思想技術上的一個源頭是這么來的。
Q：我想問一下，它真的能像他們說的通過多羅一些 die，然後提高它的計算能力嗎？
A：這個肯定的，反正就是計算能力簡單粗暴了說就是晶體管密度，比如說中國現在比被卡脖子了，14 納米以下的這個先進制程基本上沒法再去擴產了，就是說你就基於 14 納米的工藝去做，給他做出來的 Die 把它挪一下，肯定它的就是說晶體管密度會有提高。我覺得Chiplet，就是極致的追求先進制程的情況下，用一些側面的方法去提高它的晶體管密度， 這個就是它的能力。
Q：您看 chiplet 這塊兒有什么投資機會么
A：對於能構成 chiplet 每個小的 Die 的測試機，以後一定會賣得很火，測試機的咱可以這么說，比如說同樣是 100 顆芯片，chiplet 它所需要的測試機的量一定是比現在的這種 soc 芯片的測試機的量要大得多，爲什么？因爲你以前的話就是說很多時候我對於 Die 的測試， 很多時候是抽檢，但現在你要考慮我這一個 chiplet 裏面有若幹個 Die，我給他定我給他定位就是他每一個 Dir 都必須不能失效，這樣我 chiplet 才能完整的發揮它的功能。
你但凡有一個 Die 失效了，可能這個 chiplet 就廢了，我花了那么大的精力對吧？結果做出來的你具備這個裏面因爲一個小的帶壞掉了，然後這個 chiplet 就廢掉了，那我是非常虧的， 所以就是說以前有一些小的 Die，那種就是說不重要的就是一些可能數模混合的低成本的一些小的存儲芯片什么的，可能大家都是抽檢，差不多就得了
然後現在他從抽檢變成了要全檢，那就想象一下從抽檢到全檢，是不是我必須大量的購置測 試機，才能滿足我從抽檢到全檢的變化，這個是我們覺得一定是因爲就是說如果 chiplet 真的發展起它的這個投資機會在哪,我覺得這個是最確定的。有點給礦工賣水的人富的比礦工還快這種感覺。
Q：您看 chiplet 這塊兒有什么推薦的公司么
A：二級這塊兒測試機做的比較好的我認爲是華峰測控，做的會比長川強些；長川是做測試機配套起家的，對於 Die 和晶圓的測試能力其實是存疑的，而它做的比較好的其實是成熟測試，相當於和 chiplet 需要的測試在封測環節裏屬於一頭一尾，chiplet 對於長川不會有很強的帶動作用
Q：您覺得目前公司對於 chiplet 技術的掌握情況如何
A：據我所知，目前芯片設計公司你說誰掌握這個掌握特別好，我覺得談不上。其實哪怕你說 H 公司也談不上就是說掌握的特別，因爲就是說像外國的 AMD 他們掌握產品的可以說已經比較爐火純青了，但那是他們對吧積澱很多年，而且他們的相應的給他們做代工的工藝配套也比較成熟，我覺得這個問題很現實。
當然相應的比如說像通富我覺得可以拎出來聊一聊是什么，我反正之前也通過一些渠道了解 到通富的營收有很大的一塊比重，都是來自於 AMD，可能都不低於 50%。那么其實從側面說明通富在喫這個方面肯定是而掌握了不錯的一個 know how。因爲 AMD 它之所以在前幾年的CPU 市場上，從被英特爾甩的叫什么難望項背，到現在跟英特爾打的有點叫有來有回是很大
一塊兒就是 Amd 很早可能在 17 年就推出了，具有實用性的基於 chiplet 的思路去做的 cpu。他就發現就是說我承認我的代工廠，我的設計思路上，你說我用一個單一的 soc，我可能解決不了一些問題，我就及時的幫我認慫，我就拿 chiplet 對吧，盡快的把性能堆出來。那么通富作爲 AMD 的一個非常重要的封測代工廠，那么他我相信他肯定也是在給 AMD 的具體的代工的過程中掌握了比較豐富的，無論是 2.5d 的還是 3d 的封裝的技巧，我覺得關聯性還是存在的。
關於通富和 H 公司的問題，現在 H 有點撒網的意思。我覺得就算說通富拿了 H 的單，H 也給不了他的單，我覺得至少在集成電路這塊兒沒有必要太太把 H 的一些情況就是當做一個很重要的指標，它其實也許在技術上有一些示範作用，但你說在營收上對一個企業影響有多大，我覺得要兩說。
當然你說像去年國科微長得特別有一陣長得特別兇，就是他給 H 當白手套，就 H 公司把人員和 IP 給他，然後讓國科微去替他做一些東西，我覺得就另說，咱只是說正常就是說 H 給他單能給多少，我覺得這種情況下很難講
然後就是利揚芯片是搞獨立測試的，他沒有封裝業務，我要澄清一下
Q：您可以再給科普下先進封裝這個市場大不大嗎
A：先進封裝裏面 chiplet 或者說這 2.5d3D 這個其實指的一方面，另外就是說我追求一個我不是追求就是所謂立體封的封裝形式，我可能追求一些就是更高的封裝密度。
那么就從以前的載板式封裝，就是說底下有一個類似於 PCB 版的一個載板，上面弄個塑封格的這種，像現在叫無載板封裝，因爲它這個就是沒了載板。把載板徹底去掉之後，它的確實可以做得非常緊湊，那么這種也就是像過去的叫 fan in，像現在叫 fan out，這種先進封裝也是這個量其實非常大的。因爲我知道比如說像手機 CPU，像是誰的好像是蘋果，他的手機的 CPU 其實很多都是從用 fanout 做的，他追求一個極致的非常小的這種體系.你如果查一下技術資料就知道，無論是 fanin 也好還是 fanout 也好，確實它的體積要比帶着傳統的帶極板的大大塑封殼的封裝要可以做的緊湊的多，這個是它的一個技術本身的技術特性決定。
對你說體量大不大，我覺得是這樣，就是說至少在 2~3 年內，我不認爲會有很多的企業掌握chiplet 的一套方法論，包括設計的，包括對他的熱學的一個散熱的一個仿真，包括它的工對它的工藝的認知。但是就是說如果你把先進封裝放到 fanin fanout，這個市場一定是很大的。無論是現在的手機平板，還是說後面會有 arvr 智能穿戴，就是消費電子，他一定會追求一個非常極致的封裝密度和極致小的封裝體積，肯定是越輕薄越小越好。
所以就是說如果你把視野放得寬一點，肯定先進封裝的體量會是很大的，就是說以後你的封裝就是總體的去轉型，就是說以這種追求極致的封裝密度的，整體的去轉向 fanin fanout， 那我覺得這個是毫無疑問的。
當然還是涉及一個問題，就是體量故事可以很大，但是你還是很考慮，據我所知，就是說通 富也好，或者長電先進也好，長電科技的子公司長電先進就他負責先進封裝的一個主要的平台，對他們翻譯的這塊做的都還就是說跟國際一流水平還是有一定差距
Q：chiplet 這個東西它的發熱量還是很大的，這個東西他們本來說想在手機上用，但是感覺手機發熱量解決不了，所以我不知道發熱量這個問題您了解情況如何?
A：發熱肯定會很大，我覺得毫無疑問,因爲你的先進制程，它的一個很大的作用就是在提高這個晶體管密度的同時，我們盡量的遏制它發熱過高的一個趨勢，或者叫先進制程至少有一點的好處是確定的，就是單位晶體管發熱量確實在下降，這個是一個就是說你追先進制程的一個很現實的好處在哪？
那么你說我追先進制程追不動了或者怎么着，然後我就用 chiplet 去做，同樣的晶體管密度， 發熱肯定會比用先進制成的要高，這是一個要權衡的問題。
那么那么至於你說發熱量很大解決不了，那么我覺得這要加一個限定，就是說 H 公司現在暫時解決不了，因爲你去了解一下，台積電有一個綜合了多套的先進的封裝工藝的集大成的封裝形式，它可以把 Die 先 3d 的堆疊起來，然後用一個硅的中間層對吧 2.5d 再橫向的封在一起，最後底下爲了保證它的一個包括力學性能，包括它的電器的穩定性，我再加一塊極板
它已經是一個在台積電已經是做的良率很高的產品。對，我覺得假如說台積電能做出來， 就說明肯定有法子，我覺得這個問題在於差距的問題，而不是說是一個是科學上的或者叫理論上的不可行的問題。
Q：目前這方面有什么困難么？
就是說對這個還是說設計端你首先就有困難，然後咱具體到制造的時候還是一樣的問題，你 制造的時候，你的這個首先你無論是 2.5d 也好，3D 也好，都有一個很核心的技術叫 tsv 就是說你要在這個帶上要鑽孔，你只有鑽了孔才能把它的電路引出來，然後讓若幹個帶的電路連在一起。
這個也是就是說具體技術細節我就不解釋了，就只跟大家說結論，我在整個這個電話會上可 能說的全是結論，因爲就是說沒有圖的情況下，咱只是靠嘴說或也只能給你們講結論，那么你 tsv 技術非常的核心，但你就想象一下帶本身已經很脆弱了，因爲現在的一個微粉它的厚度不會太厚，現在一個 150 微米 100 微米，甚至有一些很高端的微分，它是 50 微米，大家想象一下微米級別的微分，然後你還要在很小的帶上鑽一個孔，然後在這個孔內我還要去 電鍍，不是大家理解那種很咱平時看的那種身邊的小加工廠的電鍍，那個是非常精細的一種特種電鍍，然後你把這個電路引出來，你就想象一下工藝難度有多大。
你真的想做好 3d 封裝，其實對你的封裝廠的要求是很高的。我看資料現在說現在 5 微米 10 微米的那種很微小的棒子也有，這個也是一樣的就是說以前的封裝工藝，它首先傳統封裝就 不說傳統封裝是機加工。它的精度都是微米級，的呃都是很大的那種微米級的幾百微米幾十微米的。
那么其實你真正到了現在先進封裝的能力的這一塊，其實對於整個封裝廠的質量管控，包括 他买的設備，包括人員的技術，他提出的都是一個新的要求。某種程度上來說，幾微米級別的這種封裝工藝其實已經和晶圓制造的支撐已經某種程度上是很類似的了，因爲其實當代集成電路在剛產生的時候，它的電路也是线寬很大的
你其實想象一下幾微米和的，它其實就是說它可能是 70 年代的時候的很早期的集成電路的线塊，現在我把它用在封裝裏了，所以當然這也是爲什么就是說台積電這樣一個錢做精源制造的一個公司，他現在會把先進封裝搞得這么有聲有色，因爲這個就是說你到了真正的非常尖端的先進封裝的時候，它的精度控制其實越來越長着，就是說集成電路本身的就是乾道制成的精度要求在靠攏了，雖然說還有差距，對，這也是制造上的一個很大的困難。
對，那么就是說你的這些問題你只有都解決，就是說我這說的還是就是說可能還是偏，無論 是設計還是說制造還是都是偏的，大家看的摸得着的工藝的問題。
那么其實還有你以前都是說我在系統級芯片上 soc 上，我這是比如說電路的互聯互通，這幾個功能區塊的互聯互通，那么還是做法還比較統一的。那么你現在比如說我把它改成了這種 叫小芯片 chiplet,那么你它的互聯互通已經從我在單個帶上的電路之間互聯互通變成了幾個帶之間的電路信號的互聯互通，那么這個接口你怎么去做好,無論是硬件的就是說看得見摸得着的連接的部分，還是說就偏軟件的問題，這個其實都是以前大家沒有去處理過的，尤 其是比如說你說我制品裏面有一些帶我是外行的
這其實也是個問題，當然現在有一個很大的改觀就在哪，大家可能看到新聞了，我要給chiplet 制定一個比較統一的帶，不是比較統一的信號，傳輸的一個協議的標准，然後這樣就是說我大家互相的我买你的 die，我买他的帶我再加上自己做的，帶我把它封成一個它之間的，信號互聯互通其實也是一個挑战。
總的來說它確實解決了很多在發展到 14 納米以下時的一些固有的矛盾，但同時它其實在整個工工藝層面，在設計層面又提出了一些新的挑战，這個都是你要權衡的。
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